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2005年03月29日

【期刊论文】A New Register File Access Architecture for Software Pipelining in VLIW Processors

孙义和, Yanjun Zhang, Hu he, Yihe Sun

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-1年11月30日

摘要

This paper presents a novel architecture of register files that combines the local register files and the global register file for clustered VLIW (Very Long Instruction Word) processors. The communication between function units through global register file will be more efficient. The concept of associate register is introduced for this architecture. This makes it possible to write a result to two destination registers in one operation, which can efficiently speed up the software pipelining.

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2005年03月29日

【期刊论文】ASIC Design of Gabor Transform for Speech Processing1

孙义和, Pan Min, Sun Yihe

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-1年11月30日

摘要

For speech processing applications such as speech coding or speech recognition, Gabor transform has been a more and more important tool to rid the speech signal of redundancy. A new ASIC design of Gabor transform for speech processing is presented in this paper. To implement the high-speed operation of Gabor transform, some special architectures are designed. The control part of the system can configure the arithmetic units to adapt to variant operation requirement such as input of different points and processing Gabor transform or inverse-Gabor transform. The design is implemented by using ASIC technology.

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2005年03月29日

【期刊论文】关于VLSI测试数据的自适应压缩算法(SAC)*1

孙义和, 徐磊

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-1年11月30日

摘要

微系统芯片的测试,非常关键的一个问题就是测试数据量的问题。通常微系统芯片都会包含多个IP内核,而这些内核每一个都需要大量的测试向量来进行测试。这样的测试数据量不仅会超出一般商用自动测试仪器所能提供的存储空间和通道数目,而且也会大大延长测试时间。而测试仪器的成本和测试时间是直接影响测试成本的关键因素之一。因此对测试数据进行压缩成为了一种直接而有效的测试成本优化方案。现有的测试数据压缩算法大多有其他领域的一些压缩算法衍生而来,而由于测试数据本身具有独特的属性,如可指定性、无序性、不均性等,因此需要根据其特性设计具有更好适应性的压缩算法才能获得更加理想的压缩效率和稳定性。本文通过充分研究测试数据的特征,提出了变长、不等间距的自适应压缩算法SAC。数学分析方法和实际电路实验分析都表明SAC算法在压缩效率和稳定性方面具有突出的优势。

微系统芯片、测试数据压缩、自适应压缩算法、嵌入自测试

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2005年03月29日

【期刊论文】基于小信号模型的测试点选择算法1

孙义和, 何虎

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-1年11月30日

摘要

本文介绍了一种用于数字VLSI扫描内建自测试(Built-In Self-Test)的测试点选择算法TEPSAUS(TEst-Point Selection Algorithm Using Small signal model)。在解决控制点选择的计算复杂度问题方面,TEPSAUS 在剔除难于确定观测性增强或减弱的重会聚点后,用小信号模型的方法构造递推算式,这样可测性度量方程(Cost Reduction Function)的计算复杂度降低了。从评测结果看,TEPSAUS 可以从ISCAS89电路和ITC99的b14电路中找到全局的优化测试点,并且CPU的计算时间控制在秒量级。

内建自测试,, 扫描测试,, 小信号模型,, 测试点插入

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2005年03月29日

【期刊论文】Low Power Technique of Scan-based Design for Test1

孙义和, Lei Xu, Yihe Sun, and Hongyi Chen

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-1年11月30日

摘要

Rate of Bit Propagation (RBP) is defined to estimate power consumption. And an advanced scan tree technique is presented, which accesses the registers through multi-level scan paths to reduce RBP of scan registers. Result of comparison shows, scan tree reduces the test power observably. 5

合作学者

  • 孙义和 邀请

    清华大学,北京

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