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王志功

目前的研究方向包括电子信息学科领域内的数字无线电、数字电视、移动通信和互联网无线接入等系统的射频集成电路以及光通信用超高速集成电路，以受损脊髓神经功能恢复为目标、跨学科的“微电子神经桥”系统研究与动物实验。

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姓名：王志功
目前身份：
担任导师情况：
学位：
学术头衔：

博士生导师
职称：-
学科领域：

电子电路
研究兴趣：目前的研究方向包括电子信息学科领域内的数字无线电、数字电视、移动通信和互联网无线接入等系统的射频集成电路以及光通信用超高速集成电路，以受损脊髓神经功能恢复为目标、跨学科的“微电子神经桥”系统研究与动物实验。

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2005-03-08

【期刊论文】24Gb/s Laser/Modulator Driver IC Using 0.2um Gate Length PHEMTs*

王志功， Ting Huang， Zhigong Wang， En Zhu， Xiaoming Wang and Mingzhen Xiong

，-0001，（）：

-1年11月30日

摘要

An integrated laser/modulator driver for high-speed optical fiber communication systems has been developed. The integrated circuit was fabricated in a 0.2um gate length AIGaAs/lnGaAs/GaAs pseudomosphin high eleetron mobility transistors (pHEMTs) technology with thin film resistors, metal-insulator-metal (MIM) capacitors and spiral induetors. Its large signal bandwidth is over 12 GHz. The eye diagrams were measured at bit rate up to 12Gb/s with an output voltage swing of 3.4 Vp-p at single end of output. With measured charaetaristies we estimate that the driver IC can operate at bit rate of higher than 24 Gb/s. The power consumption is less than 1.8W using a single supply voltage of-4.5V.

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2005-03-08

【期刊论文】光纤通信与射频通信集成电路工艺技术*

王志功，李智群，冯军，朱恩，陈志恒，宋其丰，孟桥，李文渊，黄頲，章丽，熊明珍，王欢，夏春晓

，-0001，（）：

-1年11月30日

摘要

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2005-03-08

【期刊论文】A 3.125-Gb/s CMOS Word Alignment Demultiplexer for Serial Data Communications

王志功， Wen-Hu Zhao， Zhi-Gong Wang， En Zhu

，-0001，（）：

-1年11月30日

摘要

A cascaded 1:10 demuldplexer with comma detection and word alignment has been developed and fabricated using a 0.25gin CMO$ technology. It operates at half the clock frequency of the input data and uses a word alignment clock divider to ensure the parallel data output at the word boundary. Tested on wafer, the chip can operate from IGb/s to 3,125Gb/s to meet various specifications, The measured peak-peak voltage is above 700mV based on 50 load and the phase jitter is l lps rms at the 3.125-Gb/s standard input bit rate. The power consumption is 234mW with a 3.3V supply and the chip area 1.3mm2.

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2005-03-08

【期刊论文】基于光纤通信可编程复接集成电路研究

王志功，赵文虎，吴微，朱恩

，-0001，（）：

-1年11月30日

摘要

本文提出了一种可编程复接方法和结构。通过对编程端的设置可得到2:1、3:1、4:1及5:1的复接模式。该方法鲁棒性强、应用范围广。其组合可实现除包含大于6的质数之外所有路数的复接，解决了光纤通信系统中不同复接模式对应不同复接结构的问题通过理论推导。本文着重分析了器件延时和时钟相位对芯片工作的影响。并指出了解决途径。基于本方法和结构的全定制单片寨成电路采用0.35μm CMOS工艺制造，芯片面积为24.19mm2，实现了申行输出最高效据速率为1.62Gbps的10:1复接。在1.25Gbps标准速率，工作电压3.3V，负载为50Ω的条件下，功耗仅为74.84mW。输出电压峰-峰值可达到2.42V，占空比为49%．抖动为35ps rms。测试结果表明芯片在复接性能、速度、功耗和面积优化方面的先进性，可满足不同吉比特率通信系统的要求。具有广泛应用和产业化前景。

光纤通信，复接器，互补金属氧化物半导体工艺，集成电路

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2005-03-08

【期刊论文】甚短距离光传输技术

王志功，王晓明，黄(廷頁)，刘欢艳，乔卢峰，苗澎

，-0001，（）：

-1年11月30日

摘要

介绍了甚短距离（VSR）光传输技术及其发展趋势，对VSR光传精实现中的一些关键技术进行简要论述以12信道并行垂直腔面激光器（VCSEL）光发射及接收模块为倒，讨论发射模块中12通道并行VCSEL阵列驱动电路及接收模块中前置放大器和限幅放大器集成电路的实现。测试结果表明，驱动电路每信道精出调制电流超过30mA。电路速度高达每通道3.125Gbit/s。前置放大器和限幅放大器工作速度达2.5Gbit/s

甚短距离，垂直腔面激光器，驱动器，前置放大器，限幅放大器

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2005-03-08

【期刊论文】1.25-Gb/s 0.25-um CMOS Clock Recovery Based on Phase- and Frequency- Locked Loop

王志功， Yah Hu and Zhi-Gong Wang

，-0001，（）：

-1年11月30日

摘要

A 1.25-Gb/s clock recovery (CR) circuit for Very Short Reach (VSR) OC-192/STM-64 parallel optics Interface Is realized based on a phase-and frequency-locked loop. The test CR IC achieves awide locking range from 1.03GHz to 1.42GHz, a small rms Jitter of 4.62 ps (0.00368 UI) for a pseudorandom bit sequence (PRBS) length of 231-1. Tbe DC consumption Is 132 roW,

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2005-03-08

【期刊论文】立足国内开发光纤用户网专用集成电路芯片*

王志功，梁帮立，章丽，熊明珍

，-0001，（）：

-1年11月30日

摘要

本文介绍东南大学射频与光电集成电路研究完全利用国内资源，开发拥用自主知识产权的光纤用户专用集成电路芯片，产、学、研相结合的初步实践。

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2005-03-08

【期刊论文】关于国家设立“集成电路设计人才培养专项基金”开展“中国芯片工程”的建议无生产线集成电路设计高级研讨班主讲专家暨全体学员

王志功，王志功(执笔)

，-0001，（）：

-1年11月30日

摘要

阐述了在世界和我国的微电子特别是集成电路设计与制造方面的情况和趋势。讨论了触电路设计人才的工程训练问题。介绍丁无生产线集成电路设计问题和工业先进国家对集成电路设计人员的教育成功经验，从而对设立国家专项基金支持集成电路设计人才培养和实现”中国芯片工程”的实现方面提出了具体建议。

微电子学,，集成电路设计,，工程训练

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2005-03-08

【期刊论文】光纤通信系统超高速集成电路设计

王志功

中国国学基金，2002（3）：161～166，-0001，（）：

-1年11月30日

摘要

简述了光纤通信的发展、相关的协议与标准、系统的组成；各种工艺的发展和对超高速集成电路的影响；光纤传输系统中关健集成电路的工作原理和电路技术。探讨了中国发展超高速集成电路的方向。

光纤通信,， SDH,， ATM,，超高速集成电器,，光电集成电路

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2005-03-08

【期刊论文】A 0.35um CMOS 6.1GHz 1:4 Static Frequency Divider

王志功， Lu Jianhua， Wang Zhigong， Chen Haitao， Xie Tingting， Chen Zhiheng， Tian Lei， Dong Yi"， Xie Shizhong*

，-0001，（）：

-1年11月30日

摘要

A 1:4 static frequency divider has been designed and realized in a 0.35-micron standard CMOS technology. The chip consists of two identical 1:2 divider cells, which are based on SCL (Source Coupled Logic) flip-flops. By revising the traditional topology of SCL flip-flop, we get a divider with better perforrrmances. Mesurement results show that the whole chip achieves the frequency division at more than 6GHz. Each 1:2 divider consumes llmW from a 3.3V supply. The divider can be used in RF and Optic-fiber Transceivers and othex high-speed systems.

frequency divider,， flip-flop,， CMOS