中国科技论文在线

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2005年03月08日

【期刊论文】关于国家设立“集成电路设计人才培养专项基金”开展“中国芯片工程”的建议无生产线集成电路设计高级研讨班主讲专家暨全体学员

王志功，王志功(执笔)

，-0001，（）：

-1年11月30日

阐述了在世界和我国的微电子特别是集成电路设计与制造方面的情况和趋势。讨论了触电路设计人才的工程训练问题。介绍丁无生产线集成电路设计问题和工业先进国家对集成电路设计人员的教育成功经验，从而对设立国家专项基金支持集成电路设计人才培养和实现”中国芯片工程”的实现方面提出了具体建议。

微电子学,，集成电路设计,，工程训练

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2005年03月08日

【期刊论文】光纤通信系统超高速集成电路设计

王志功

中国国学基金，2002（3）：161～166，-0001，（）：

-1年11月30日

摘要

简述了光纤通信的发展、相关的协议与标准、系统的组成；各种工艺的发展和对超高速集成电路的影响；光纤传输系统中关健集成电路的工作原理和电路技术。探讨了中国发展超高速集成电路的方向。

光纤通信,， SDH,， ATM,，超高速集成电器,，光电集成电路

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2005年03月08日

【期刊论文】A 3.125-Gb/s CMOS Word Alignment Demultiplexer for Serial Data Communications

王志功， Wen-Hu Zhao， Zhi-Gong Wang， En Zhu

，-0001，（）：

-1年11月30日

摘要

A cascaded 1:10 demuldplexer with comma detection and word alignment has been developed and fabricated using a 0.25gin CMO$ technology. It operates at half the clock frequency of the input data and uses a word alignment clock divider to ensure the parallel data output at the word boundary. Tested on wafer, the chip can operate from IGb/s to 3,125Gb/s to meet various specifications, The measured peak-peak voltage is above 700mV based on 50 load and the phase jitter is l lps rms at the 3.125-Gb/s standard input bit rate. The power consumption is 234mW with a 3.3V supply and the chip area 1.3mm2.

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2005年03月08日

【期刊论文】光纤通信与射频通信集成电路工艺技术*

王志功，李智群，冯军，朱恩，陈志恒，宋其丰，孟桥，李文渊，黄頲，章丽，熊明珍，王欢，夏春晓

，-0001，（）：

-1年11月30日

摘要

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2005年03月08日

【期刊论文】1.25-Gb/s 0.25-um CMOS Clock Recovery Based on Phase- and Frequency- Locked Loop

王志功， Yah Hu and Zhi-Gong Wang

，-0001，（）：

-1年11月30日

摘要

A 1.25-Gb/s clock recovery (CR) circuit for Very Short Reach (VSR) OC-192/STM-64 parallel optics Interface Is realized based on a phase-and frequency-locked loop. The test CR IC achieves awide locking range from 1.03GHz to 1.42GHz, a small rms Jitter of 4.62 ps (0.00368 UI) for a pseudorandom bit sequence (PRBS) length of 231-1. Tbe DC consumption Is 132 roW,

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